门控时钟

在许多应用中，对整个设计项目使用外部全局时钟是不可能或不切实际的。

PLD具有产品术语逻辑阵列时钟（即，时钟由逻辑生成），允许任何功能单独为各个触发器提供时钟。

但是，使用阵列时钟时，应仔细分析时钟功能以避免毛刺。

栅极时钟通常由阵列时钟形成。

门控时钟通常与微处理器接口相关联，地址线用于控制写脉冲。

但是，只要触发器由组合功能计时，通常就会有门控时钟。

如果满足以下条件，门控时钟可以像全局时钟一样可靠地工作：1。

驱动时钟的逻辑必须只包含一个AND门或一个OR门。

如果在某些操作条件下使用任何其他逻辑，竞争将会出现故障。

2.逻辑门的输入充当实际时钟，逻辑门的所有其他输入必须被视为遵守时钟设置和保持时间约束的地址或控制线。

所谓的门控时钟意味着连接触发器的时钟端子来自组合逻辑。

任何组合逻辑肯定会在布局和布线后产生毛刺，如果该毛刺信号用作时钟，则会出现功能错误。

门控时钟用于组合逻辑。

通常，驱动门控时钟的逻辑仅包含一个门。

如果存在其他额外逻辑，则由于竞争而容易产生不期望的故障。

门控时钟通过每小时信号控制时钟的切换。

当系统不工作时，时钟可以关闭，整个系统处于非活动状态，这可以在一定程度上降低系统功耗。

然而，门控时钟的使用不符合同步设计的想法，这可能影响设计的实现和验证。

在功能上，使用启用时钟而不是门控时钟是一个不错的选择;但是，当使能信号关闭时，使能时钟仍然有效，并且它不像门控时钟那样降低系统的功耗。

解决方案：对于上升沿的有效系统时钟clk，其下降沿首先击中门控时钟，然后使用该使能信号和系统时钟clk作为后续电路的门控时钟。